forked from OERV-BSP/u-boot
Merge tag 'u-boot-imx-next-20241223' of https://gitlab.denx.de/u-boot/custodians/u-boot-imx into next
CI: https://source.denx.de/u-boot/custodians/u-boot-imx/-/pipelines/23987 - imx8m: Remove global ddrphy_trained_csr as it is a per board configuration. - Add DM_FLAG_ACTIVE_DMA flag for FEC network driver to avoid potential kernel crash. - Miscellaneous improvements for i.MX8M Venice Gateworks platforms.
This commit is contained in:
Tom Rini
@@ -4,15 +4,6 @@
|
||||
*/
|
||||
#include "imx8mp-venice-gw702x-u-boot.dtsi"
|
||||
|
||||
&gpio1 {
|
||||
tpm_rst {
|
||||
gpio-hog;
|
||||
output-high;
|
||||
gpios = <11 GPIO_ACTIVE_HIGH>;
|
||||
line-name = "tpm_rst#";
|
||||
};
|
||||
};
|
||||
|
||||
&gpio4 {
|
||||
dio_1 {
|
||||
gpio-hog;
|
||||
@@ -21,6 +12,13 @@
|
||||
line-name = "dio1";
|
||||
};
|
||||
|
||||
tpm_rst {
|
||||
gpio-hog;
|
||||
output-high;
|
||||
gpios = <9 GPIO_ACTIVE_HIGH>;
|
||||
line-name = "tpm_rst#";
|
||||
};
|
||||
|
||||
dio_0 {
|
||||
gpio-hog;
|
||||
input;
|
||||
|
||||
@@ -4,15 +4,6 @@
|
||||
*/
|
||||
#include "imx8mp-venice-gw702x-u-boot.dtsi"
|
||||
|
||||
&gpio1 {
|
||||
tpm_rst {
|
||||
gpio-hog;
|
||||
output-high;
|
||||
gpios = <11 GPIO_ACTIVE_HIGH>;
|
||||
line-name = "tpm_rst#";
|
||||
};
|
||||
};
|
||||
|
||||
&gpio4 {
|
||||
dio_1 {
|
||||
gpio-hog;
|
||||
@@ -21,6 +12,13 @@
|
||||
line-name = "dio1";
|
||||
};
|
||||
|
||||
tpm_rst {
|
||||
gpio-hog;
|
||||
output-high;
|
||||
gpios = <9 GPIO_ACTIVE_HIGH>;
|
||||
line-name = "tpm_rst#";
|
||||
};
|
||||
|
||||
dio_0 {
|
||||
gpio-hog;
|
||||
input;
|
||||
|
||||
@@ -10,15 +10,6 @@
|
||||
reset-post-delay-us = <300000>;
|
||||
};
|
||||
|
||||
&gpio1 {
|
||||
tpm_rst {
|
||||
gpio-hog;
|
||||
output-high;
|
||||
gpios = <11 GPIO_ACTIVE_HIGH>;
|
||||
line-name = "tpm_rst#";
|
||||
};
|
||||
};
|
||||
|
||||
&gpio4 {
|
||||
dio_1 {
|
||||
gpio-hog;
|
||||
@@ -27,6 +18,13 @@
|
||||
line-name = "dio1";
|
||||
};
|
||||
|
||||
tpm_rst {
|
||||
gpio-hog;
|
||||
output-high;
|
||||
gpios = <9 GPIO_ACTIVE_HIGH>;
|
||||
line-name = "tpm_rst#";
|
||||
};
|
||||
|
||||
dio_0 {
|
||||
gpio-hog;
|
||||
input;
|
||||
|
||||
@@ -747,7 +747,4 @@ static inline void reg32setbit(unsigned long addr, u32 bit)
|
||||
#define dwc_ddrphy_apb_rd(addr) \
|
||||
reg32_read(IP2APB_DDRPHY_IPS_BASE_ADDR(0) + ddrphy_addr_remap(addr))
|
||||
|
||||
extern struct dram_cfg_param ddrphy_trained_csr[];
|
||||
extern uint32_t ddrphy_trained_csr_num;
|
||||
|
||||
#endif
|
||||
|
||||
@@ -141,7 +141,4 @@ static inline void reg32setbit(unsigned long addr, u32 bit)
|
||||
#define dwc_ddrphy_apb_rd(addr) \
|
||||
reg32_read(IP2APB_DDRPHY_IPS_BASE_ADDR(0) + ddrphy_addr_remap(addr))
|
||||
|
||||
extern struct dram_cfg_param ddrphy_trained_csr[];
|
||||
extern u32 ddrphy_trained_csr_num;
|
||||
|
||||
#endif
|
||||
|
||||
@@ -31,6 +31,7 @@ CONFIG_SYS_MEMTEST_END=0x80000000
|
||||
CONFIG_FIT=y
|
||||
CONFIG_FIT_EXTERNAL_OFFSET=0x3000
|
||||
CONFIG_SPL_LOAD_FIT=y
|
||||
CONFIG_SPL_LOAD_FIT_ADDRESS=0x44000000
|
||||
CONFIG_DISTRO_DEFAULTS=y
|
||||
CONFIG_OF_BOARD_SETUP=y
|
||||
CONFIG_OF_SYSTEM_SETUP=y
|
||||
|
||||
@@ -30,6 +30,7 @@ CONFIG_SYS_MEMTEST_END=0x80000000
|
||||
CONFIG_FIT=y
|
||||
CONFIG_FIT_EXTERNAL_OFFSET=0x3000
|
||||
CONFIG_SPL_LOAD_FIT=y
|
||||
CONFIG_SPL_LOAD_FIT_ADDRESS=0x44000000
|
||||
CONFIG_DISTRO_DEFAULTS=y
|
||||
CONFIG_OF_BOARD_SETUP=y
|
||||
CONFIG_OF_SYSTEM_SETUP=y
|
||||
|
||||
@@ -32,6 +32,7 @@ CONFIG_SYS_MEMTEST_END=0x80000000
|
||||
CONFIG_FIT=y
|
||||
CONFIG_FIT_EXTERNAL_OFFSET=0x3000
|
||||
CONFIG_SPL_LOAD_FIT=y
|
||||
CONFIG_SPL_LOAD_FIT_ADDRESS=0x44000000
|
||||
CONFIG_DISTRO_DEFAULTS=y
|
||||
CONFIG_OF_BOARD_SETUP=y
|
||||
CONFIG_OF_SYSTEM_SETUP=y
|
||||
|
||||
@@ -5,5 +5,5 @@
|
||||
#
|
||||
|
||||
ifdef CONFIG_XPL_BUILD
|
||||
obj-$(CONFIG_IMX_SNPS_DDR_PHY) += helper.o ddrphy_utils.o ddrphy_train.o ddrphy_csr.o
|
||||
obj-$(CONFIG_IMX_SNPS_DDR_PHY) += helper.o ddrphy_utils.o ddrphy_train.o
|
||||
endif
|
||||
|
||||
@@ -1,732 +0,0 @@
|
||||
// SPDX-License-Identifier: GPL-2.0+
|
||||
/*
|
||||
* Copyright 2018 NXP
|
||||
*/
|
||||
|
||||
#include <linux/kernel.h>
|
||||
#include <asm/arch/ddr.h>
|
||||
|
||||
/* ddr phy trained csr */
|
||||
struct dram_cfg_param ddrphy_trained_csr[] = {
|
||||
{ 0x200b2, 0x0 },
|
||||
{ 0x1200b2, 0x0 },
|
||||
{ 0x2200b2, 0x0 },
|
||||
{ 0x200cb, 0x0 },
|
||||
{ 0x10043, 0x0 },
|
||||
{ 0x110043, 0x0 },
|
||||
{ 0x210043, 0x0 },
|
||||
{ 0x10143, 0x0 },
|
||||
{ 0x110143, 0x0 },
|
||||
{ 0x210143, 0x0 },
|
||||
{ 0x11043, 0x0 },
|
||||
{ 0x111043, 0x0 },
|
||||
{ 0x211043, 0x0 },
|
||||
{ 0x11143, 0x0 },
|
||||
{ 0x111143, 0x0 },
|
||||
{ 0x211143, 0x0 },
|
||||
{ 0x12043, 0x0 },
|
||||
{ 0x112043, 0x0 },
|
||||
{ 0x212043, 0x0 },
|
||||
{ 0x12143, 0x0 },
|
||||
{ 0x112143, 0x0 },
|
||||
{ 0x212143, 0x0 },
|
||||
{ 0x13043, 0x0 },
|
||||
{ 0x113043, 0x0 },
|
||||
{ 0x213043, 0x0 },
|
||||
{ 0x13143, 0x0 },
|
||||
{ 0x113143, 0x0 },
|
||||
{ 0x213143, 0x0 },
|
||||
{ 0x80, 0x0 },
|
||||
{ 0x100080, 0x0 },
|
||||
{ 0x200080, 0x0 },
|
||||
{ 0x1080, 0x0 },
|
||||
{ 0x101080, 0x0 },
|
||||
{ 0x201080, 0x0 },
|
||||
{ 0x2080, 0x0 },
|
||||
{ 0x102080, 0x0 },
|
||||
{ 0x202080, 0x0 },
|
||||
{ 0x3080, 0x0 },
|
||||
{ 0x103080, 0x0 },
|
||||
{ 0x203080, 0x0 },
|
||||
{ 0x4080, 0x0 },
|
||||
{ 0x104080, 0x0 },
|
||||
{ 0x204080, 0x0 },
|
||||
{ 0x5080, 0x0 },
|
||||
{ 0x105080, 0x0 },
|
||||
{ 0x205080, 0x0 },
|
||||
{ 0x6080, 0x0 },
|
||||
{ 0x106080, 0x0 },
|
||||
{ 0x206080, 0x0 },
|
||||
{ 0x7080, 0x0 },
|
||||
{ 0x107080, 0x0 },
|
||||
{ 0x207080, 0x0 },
|
||||
{ 0x8080, 0x0 },
|
||||
{ 0x108080, 0x0 },
|
||||
{ 0x208080, 0x0 },
|
||||
{ 0x9080, 0x0 },
|
||||
{ 0x109080, 0x0 },
|
||||
{ 0x209080, 0x0 },
|
||||
{ 0x10080, 0x0 },
|
||||
{ 0x110080, 0x0 },
|
||||
{ 0x210080, 0x0 },
|
||||
{ 0x10180, 0x0 },
|
||||
{ 0x110180, 0x0 },
|
||||
{ 0x210180, 0x0 },
|
||||
{ 0x11080, 0x0 },
|
||||
{ 0x111080, 0x0 },
|
||||
{ 0x211080, 0x0 },
|
||||
{ 0x11180, 0x0 },
|
||||
{ 0x111180, 0x0 },
|
||||
{ 0x211180, 0x0 },
|
||||
{ 0x12080, 0x0 },
|
||||
{ 0x112080, 0x0 },
|
||||
{ 0x212080, 0x0 },
|
||||
{ 0x12180, 0x0 },
|
||||
{ 0x112180, 0x0 },
|
||||
{ 0x212180, 0x0 },
|
||||
{ 0x13080, 0x0 },
|
||||
{ 0x113080, 0x0 },
|
||||
{ 0x213080, 0x0 },
|
||||
{ 0x13180, 0x0 },
|
||||
{ 0x113180, 0x0 },
|
||||
{ 0x213180, 0x0 },
|
||||
{ 0x10081, 0x0 },
|
||||
{ 0x110081, 0x0 },
|
||||
{ 0x210081, 0x0 },
|
||||
{ 0x10181, 0x0 },
|
||||
{ 0x110181, 0x0 },
|
||||
{ 0x210181, 0x0 },
|
||||
{ 0x11081, 0x0 },
|
||||
{ 0x111081, 0x0 },
|
||||
{ 0x211081, 0x0 },
|
||||
{ 0x11181, 0x0 },
|
||||
{ 0x111181, 0x0 },
|
||||
{ 0x211181, 0x0 },
|
||||
{ 0x12081, 0x0 },
|
||||
{ 0x112081, 0x0 },
|
||||
{ 0x212081, 0x0 },
|
||||
{ 0x12181, 0x0 },
|
||||
{ 0x112181, 0x0 },
|
||||
{ 0x212181, 0x0 },
|
||||
{ 0x13081, 0x0 },
|
||||
{ 0x113081, 0x0 },
|
||||
{ 0x213081, 0x0 },
|
||||
{ 0x13181, 0x0 },
|
||||
{ 0x113181, 0x0 },
|
||||
{ 0x213181, 0x0 },
|
||||
{ 0x100d0, 0x0 },
|
||||
{ 0x1100d0, 0x0 },
|
||||
{ 0x2100d0, 0x0 },
|
||||
{ 0x101d0, 0x0 },
|
||||
{ 0x1101d0, 0x0 },
|
||||
{ 0x2101d0, 0x0 },
|
||||
{ 0x110d0, 0x0 },
|
||||
{ 0x1110d0, 0x0 },
|
||||
{ 0x2110d0, 0x0 },
|
||||
{ 0x111d0, 0x0 },
|
||||
{ 0x1111d0, 0x0 },
|
||||
{ 0x2111d0, 0x0 },
|
||||
{ 0x120d0, 0x0 },
|
||||
{ 0x1120d0, 0x0 },
|
||||
{ 0x2120d0, 0x0 },
|
||||
{ 0x121d0, 0x0 },
|
||||
{ 0x1121d0, 0x0 },
|
||||
{ 0x2121d0, 0x0 },
|
||||
{ 0x130d0, 0x0 },
|
||||
{ 0x1130d0, 0x0 },
|
||||
{ 0x2130d0, 0x0 },
|
||||
{ 0x131d0, 0x0 },
|
||||
{ 0x1131d0, 0x0 },
|
||||
{ 0x2131d0, 0x0 },
|
||||
{ 0x100d1, 0x0 },
|
||||
{ 0x1100d1, 0x0 },
|
||||
{ 0x2100d1, 0x0 },
|
||||
{ 0x101d1, 0x0 },
|
||||
{ 0x1101d1, 0x0 },
|
||||
{ 0x2101d1, 0x0 },
|
||||
{ 0x110d1, 0x0 },
|
||||
{ 0x1110d1, 0x0 },
|
||||
{ 0x2110d1, 0x0 },
|
||||
{ 0x111d1, 0x0 },
|
||||
{ 0x1111d1, 0x0 },
|
||||
{ 0x2111d1, 0x0 },
|
||||
{ 0x120d1, 0x0 },
|
||||
{ 0x1120d1, 0x0 },
|
||||
{ 0x2120d1, 0x0 },
|
||||
{ 0x121d1, 0x0 },
|
||||
{ 0x1121d1, 0x0 },
|
||||
{ 0x2121d1, 0x0 },
|
||||
{ 0x130d1, 0x0 },
|
||||
{ 0x1130d1, 0x0 },
|
||||
{ 0x2130d1, 0x0 },
|
||||
{ 0x131d1, 0x0 },
|
||||
{ 0x1131d1, 0x0 },
|
||||
{ 0x2131d1, 0x0 },
|
||||
{ 0x10068, 0x0 },
|
||||
{ 0x10168, 0x0 },
|
||||
{ 0x10268, 0x0 },
|
||||
{ 0x10368, 0x0 },
|
||||
{ 0x10468, 0x0 },
|
||||
{ 0x10568, 0x0 },
|
||||
{ 0x10668, 0x0 },
|
||||
{ 0x10768, 0x0 },
|
||||
{ 0x10868, 0x0 },
|
||||
{ 0x11068, 0x0 },
|
||||
{ 0x11168, 0x0 },
|
||||
{ 0x11268, 0x0 },
|
||||
{ 0x11368, 0x0 },
|
||||
{ 0x11468, 0x0 },
|
||||
{ 0x11568, 0x0 },
|
||||
{ 0x11668, 0x0 },
|
||||
{ 0x11768, 0x0 },
|
||||
{ 0x11868, 0x0 },
|
||||
{ 0x12068, 0x0 },
|
||||
{ 0x12168, 0x0 },
|
||||
{ 0x12268, 0x0 },
|
||||
{ 0x12368, 0x0 },
|
||||
{ 0x12468, 0x0 },
|
||||
{ 0x12568, 0x0 },
|
||||
{ 0x12668, 0x0 },
|
||||
{ 0x12768, 0x0 },
|
||||
{ 0x12868, 0x0 },
|
||||
{ 0x13068, 0x0 },
|
||||
{ 0x13168, 0x0 },
|
||||
{ 0x13268, 0x0 },
|
||||
{ 0x13368, 0x0 },
|
||||
{ 0x13468, 0x0 },
|
||||
{ 0x13568, 0x0 },
|
||||
{ 0x13668, 0x0 },
|
||||
{ 0x13768, 0x0 },
|
||||
{ 0x13868, 0x0 },
|
||||
{ 0x10069, 0x0 },
|
||||
{ 0x10169, 0x0 },
|
||||
{ 0x10269, 0x0 },
|
||||
{ 0x10369, 0x0 },
|
||||
{ 0x10469, 0x0 },
|
||||
{ 0x10569, 0x0 },
|
||||
{ 0x10669, 0x0 },
|
||||
{ 0x10769, 0x0 },
|
||||
{ 0x10869, 0x0 },
|
||||
{ 0x11069, 0x0 },
|
||||
{ 0x11169, 0x0 },
|
||||
{ 0x11269, 0x0 },
|
||||
{ 0x11369, 0x0 },
|
||||
{ 0x11469, 0x0 },
|
||||
{ 0x11569, 0x0 },
|
||||
{ 0x11669, 0x0 },
|
||||
{ 0x11769, 0x0 },
|
||||
{ 0x11869, 0x0 },
|
||||
{ 0x12069, 0x0 },
|
||||
{ 0x12169, 0x0 },
|
||||
{ 0x12269, 0x0 },
|
||||
{ 0x12369, 0x0 },
|
||||
{ 0x12469, 0x0 },
|
||||
{ 0x12569, 0x0 },
|
||||
{ 0x12669, 0x0 },
|
||||
{ 0x12769, 0x0 },
|
||||
{ 0x12869, 0x0 },
|
||||
{ 0x13069, 0x0 },
|
||||
{ 0x13169, 0x0 },
|
||||
{ 0x13269, 0x0 },
|
||||
{ 0x13369, 0x0 },
|
||||
{ 0x13469, 0x0 },
|
||||
{ 0x13569, 0x0 },
|
||||
{ 0x13669, 0x0 },
|
||||
{ 0x13769, 0x0 },
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|
||||
{ 0x120a0, 0x0 },
|
||||
{ 0x120a1, 0x0 },
|
||||
{ 0x120a2, 0x0 },
|
||||
{ 0x120a3, 0x0 },
|
||||
{ 0x120a4, 0x0 },
|
||||
{ 0x120a5, 0x0 },
|
||||
{ 0x120a6, 0x0 },
|
||||
{ 0x120a7, 0x0 },
|
||||
{ 0x130a0, 0x0 },
|
||||
{ 0x130a1, 0x0 },
|
||||
{ 0x130a2, 0x0 },
|
||||
{ 0x130a3, 0x0 },
|
||||
{ 0x130a4, 0x0 },
|
||||
{ 0x130a5, 0x0 },
|
||||
{ 0x130a6, 0x0 },
|
||||
{ 0x130a7, 0x0 },
|
||||
{ 0x2007c, 0x0 },
|
||||
{ 0x12007c, 0x0 },
|
||||
{ 0x22007c, 0x0 },
|
||||
{ 0x2007d, 0x0 },
|
||||
{ 0x12007d, 0x0 },
|
||||
{ 0x22007d, 0x0 },
|
||||
{ 0x400fd, 0x0 },
|
||||
{ 0x400c0, 0x0 },
|
||||
{ 0x90201, 0x0 },
|
||||
{ 0x190201, 0x0 },
|
||||
{ 0x290201, 0x0 },
|
||||
{ 0x90202, 0x0 },
|
||||
{ 0x190202, 0x0 },
|
||||
{ 0x290202, 0x0 },
|
||||
{ 0x90203, 0x0 },
|
||||
{ 0x190203, 0x0 },
|
||||
{ 0x290203, 0x0 },
|
||||
{ 0x90204, 0x0 },
|
||||
{ 0x190204, 0x0 },
|
||||
{ 0x290204, 0x0 },
|
||||
{ 0x90205, 0x0 },
|
||||
{ 0x190205, 0x0 },
|
||||
{ 0x290205, 0x0 },
|
||||
{ 0x90206, 0x0 },
|
||||
{ 0x190206, 0x0 },
|
||||
{ 0x290206, 0x0 },
|
||||
{ 0x90207, 0x0 },
|
||||
{ 0x190207, 0x0 },
|
||||
{ 0x290207, 0x0 },
|
||||
{ 0x90208, 0x0 },
|
||||
{ 0x190208, 0x0 },
|
||||
{ 0x290208, 0x0 },
|
||||
{ 0x10062, 0x0 },
|
||||
{ 0x10162, 0x0 },
|
||||
{ 0x10262, 0x0 },
|
||||
{ 0x10362, 0x0 },
|
||||
{ 0x10462, 0x0 },
|
||||
{ 0x10562, 0x0 },
|
||||
{ 0x10662, 0x0 },
|
||||
{ 0x10762, 0x0 },
|
||||
{ 0x10862, 0x0 },
|
||||
{ 0x11062, 0x0 },
|
||||
{ 0x11162, 0x0 },
|
||||
{ 0x11262, 0x0 },
|
||||
{ 0x11362, 0x0 },
|
||||
{ 0x11462, 0x0 },
|
||||
{ 0x11562, 0x0 },
|
||||
{ 0x11662, 0x0 },
|
||||
{ 0x11762, 0x0 },
|
||||
{ 0x11862, 0x0 },
|
||||
{ 0x12062, 0x0 },
|
||||
{ 0x12162, 0x0 },
|
||||
{ 0x12262, 0x0 },
|
||||
{ 0x12362, 0x0 },
|
||||
{ 0x12462, 0x0 },
|
||||
{ 0x12562, 0x0 },
|
||||
{ 0x12662, 0x0 },
|
||||
{ 0x12762, 0x0 },
|
||||
{ 0x12862, 0x0 },
|
||||
{ 0x13062, 0x0 },
|
||||
{ 0x13162, 0x0 },
|
||||
{ 0x13262, 0x0 },
|
||||
{ 0x13362, 0x0 },
|
||||
{ 0x13462, 0x0 },
|
||||
{ 0x13562, 0x0 },
|
||||
{ 0x13662, 0x0 },
|
||||
{ 0x13762, 0x0 },
|
||||
{ 0x13862, 0x0 },
|
||||
{ 0x20077, 0x0 },
|
||||
{ 0x10001, 0x0 },
|
||||
{ 0x11001, 0x0 },
|
||||
{ 0x12001, 0x0 },
|
||||
{ 0x13001, 0x0 },
|
||||
{ 0x10040, 0x0 },
|
||||
{ 0x10140, 0x0 },
|
||||
{ 0x10240, 0x0 },
|
||||
{ 0x10340, 0x0 },
|
||||
{ 0x10440, 0x0 },
|
||||
{ 0x10540, 0x0 },
|
||||
{ 0x10640, 0x0 },
|
||||
{ 0x10740, 0x0 },
|
||||
{ 0x10840, 0x0 },
|
||||
{ 0x10030, 0x0 },
|
||||
{ 0x10130, 0x0 },
|
||||
{ 0x10230, 0x0 },
|
||||
{ 0x10330, 0x0 },
|
||||
{ 0x10430, 0x0 },
|
||||
{ 0x10530, 0x0 },
|
||||
{ 0x10630, 0x0 },
|
||||
{ 0x10730, 0x0 },
|
||||
{ 0x10830, 0x0 },
|
||||
{ 0x11040, 0x0 },
|
||||
{ 0x11140, 0x0 },
|
||||
{ 0x11240, 0x0 },
|
||||
{ 0x11340, 0x0 },
|
||||
{ 0x11440, 0x0 },
|
||||
{ 0x11540, 0x0 },
|
||||
{ 0x11640, 0x0 },
|
||||
{ 0x11740, 0x0 },
|
||||
{ 0x11840, 0x0 },
|
||||
{ 0x11030, 0x0 },
|
||||
{ 0x11130, 0x0 },
|
||||
{ 0x11230, 0x0 },
|
||||
{ 0x11330, 0x0 },
|
||||
{ 0x11430, 0x0 },
|
||||
{ 0x11530, 0x0 },
|
||||
{ 0x11630, 0x0 },
|
||||
{ 0x11730, 0x0 },
|
||||
{ 0x11830, 0x0 },
|
||||
{ 0x12040, 0x0 },
|
||||
{ 0x12140, 0x0 },
|
||||
{ 0x12240, 0x0 },
|
||||
{ 0x12340, 0x0 },
|
||||
{ 0x12440, 0x0 },
|
||||
{ 0x12540, 0x0 },
|
||||
{ 0x12640, 0x0 },
|
||||
{ 0x12740, 0x0 },
|
||||
{ 0x12840, 0x0 },
|
||||
{ 0x12030, 0x0 },
|
||||
{ 0x12130, 0x0 },
|
||||
{ 0x12230, 0x0 },
|
||||
{ 0x12330, 0x0 },
|
||||
{ 0x12430, 0x0 },
|
||||
{ 0x12530, 0x0 },
|
||||
{ 0x12630, 0x0 },
|
||||
{ 0x12730, 0x0 },
|
||||
{ 0x12830, 0x0 },
|
||||
{ 0x13040, 0x0 },
|
||||
{ 0x13140, 0x0 },
|
||||
{ 0x13240, 0x0 },
|
||||
{ 0x13340, 0x0 },
|
||||
{ 0x13440, 0x0 },
|
||||
{ 0x13540, 0x0 },
|
||||
{ 0x13640, 0x0 },
|
||||
{ 0x13740, 0x0 },
|
||||
{ 0x13840, 0x0 },
|
||||
{ 0x13030, 0x0 },
|
||||
{ 0x13130, 0x0 },
|
||||
{ 0x13230, 0x0 },
|
||||
{ 0x13330, 0x0 },
|
||||
{ 0x13430, 0x0 },
|
||||
{ 0x13530, 0x0 },
|
||||
{ 0x13630, 0x0 },
|
||||
{ 0x13730, 0x0 },
|
||||
{ 0x13830, 0x0 },
|
||||
};
|
||||
|
||||
uint32_t ddrphy_trained_csr_num = ARRAY_SIZE(ddrphy_trained_csr);
|
||||
@@ -90,7 +90,8 @@ int ddr_cfg_phy(struct dram_timing_info *dram_timing)
|
||||
}
|
||||
|
||||
/* save the ddr PHY trained CSR in memory for low power use */
|
||||
ddrphy_trained_csr_save(ddrphy_trained_csr, ddrphy_trained_csr_num);
|
||||
ddrphy_trained_csr_save(dram_timing->ddrphy_trained_csr,
|
||||
dram_timing->ddrphy_trained_csr_num);
|
||||
|
||||
return 0;
|
||||
}
|
||||
|
||||
@@ -181,7 +181,7 @@ void *dram_config_save(struct dram_timing_info *timing_info, unsigned long saved
|
||||
|
||||
saved_timing->ddrc_cfg_num = timing_info->ddrc_cfg_num;
|
||||
saved_timing->ddrphy_cfg_num = timing_info->ddrphy_cfg_num;
|
||||
saved_timing->ddrphy_trained_csr_num = ddrphy_trained_csr_num;
|
||||
saved_timing->ddrphy_trained_csr_num = timing_info->ddrphy_trained_csr_num;
|
||||
saved_timing->ddrphy_pie_num = timing_info->ddrphy_pie_num;
|
||||
|
||||
/* save the fsp table */
|
||||
@@ -209,9 +209,9 @@ void *dram_config_save(struct dram_timing_info *timing_info, unsigned long saved
|
||||
|
||||
/* save the ddrphy csr */
|
||||
saved_timing->ddrphy_trained_csr = cfg;
|
||||
for (i = 0; i < ddrphy_trained_csr_num; i++) {
|
||||
cfg->reg = ddrphy_trained_csr[i].reg;
|
||||
cfg->val = ddrphy_trained_csr[i].val;
|
||||
for (i = 0; i < timing_info->ddrphy_trained_csr_num; i++) {
|
||||
cfg->reg = timing_info->ddrphy_trained_csr[i].reg;
|
||||
cfg->val = timing_info->ddrphy_trained_csr[i].val;
|
||||
cfg++;
|
||||
}
|
||||
|
||||
|
||||
@@ -310,6 +310,7 @@ static int gsc_hwmon(struct udevice *dev)
|
||||
printf("%-8s: %d.%ldC\n", label, val / 10, abs(val % 10));
|
||||
break;
|
||||
case 1: /* prescaled voltage */
|
||||
case 3:
|
||||
if (val != 0xffff)
|
||||
printf("%-8s: %d.%03dV\n", label, val / 1000, val % 1000);
|
||||
break;
|
||||
@@ -330,6 +331,9 @@ static int gsc_hwmon(struct udevice *dev)
|
||||
|
||||
printf("%-8s: %d.%03dV\n", label, val / 1000, val % 1000);
|
||||
break;
|
||||
case 4: /* revolutions per minute */
|
||||
printf("%-8s: %drpm\n", label, val * 30);
|
||||
break;
|
||||
}
|
||||
}
|
||||
|
||||
|
||||
@@ -1503,4 +1503,5 @@ U_BOOT_DRIVER(fecmxc_gem) = {
|
||||
.ops = &fecmxc_ops,
|
||||
.priv_auto = sizeof(struct fec_priv),
|
||||
.plat_auto = sizeof(struct eth_pdata),
|
||||
.flags = DM_FLAG_ACTIVE_DMA,
|
||||
};
|
||||
|
||||
@@ -114,6 +114,9 @@ struct mxc_spi_slave {
|
||||
u32 ctrl_reg;
|
||||
#if defined(MXC_ECSPI)
|
||||
u32 cfg_reg;
|
||||
#endif
|
||||
#if CONFIG_IS_ENABLED(CLK)
|
||||
struct clk clk;
|
||||
#endif
|
||||
int gpio;
|
||||
int ss_pol;
|
||||
@@ -214,7 +217,11 @@ static s32 spi_cfg_mxc(struct mxc_spi_slave *mxcs, unsigned int cs)
|
||||
#ifdef MXC_ECSPI
|
||||
static s32 spi_cfg_mxc(struct mxc_spi_slave *mxcs, unsigned int cs)
|
||||
{
|
||||
#if CONFIG_IS_ENABLED(CLK)
|
||||
u32 clk_src = clk_get_rate(&mxcs->clk);
|
||||
#else
|
||||
u32 clk_src = mxc_get_clock(MXC_CSPI_CLK);
|
||||
#endif
|
||||
s32 reg_ctrl, reg_config;
|
||||
u32 ss_pol = 0, sclkpol = 0, sclkpha = 0, sclkctl = 0;
|
||||
u32 pre_div = 0, post_div = 0;
|
||||
@@ -599,14 +606,13 @@ static int mxc_spi_probe(struct udevice *bus)
|
||||
return -ENODEV;
|
||||
|
||||
#if CONFIG_IS_ENABLED(CLK)
|
||||
struct clk clk;
|
||||
ret = clk_get_by_index(bus, 0, &clk);
|
||||
ret = clk_get_by_index(bus, 0, &mxcs->clk);
|
||||
if (ret)
|
||||
return ret;
|
||||
|
||||
clk_enable(&clk);
|
||||
clk_enable(&mxcs->clk);
|
||||
|
||||
mxcs->max_hz = clk_get_rate(&clk);
|
||||
mxcs->max_hz = clk_get_rate(&mxcs->clk);
|
||||
#else
|
||||
int node = dev_of_offset(bus);
|
||||
const void *blob = gd->fdt_blob;
|
||||
|
||||
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